처리장치의 개요와 구성요소

처리장치의 개요와 구성요소에 관하여

처리장치의 개요와 구성요소에 관하여 알아보도록 하겠습니다. 중앙처리장치에서 데이터를 저장하는 장치는 레지스터이고, 제어장치에서 명령어를 해독한 다음 실질적으로 연산을 수행하는 장치가 연산장치입니다. 또한 연산장치는 산술 연산장치와 논리 연산장치로 구성되어 있습니다. 각 장치의 내부 구조와 동작, 레지스터와 메모리 간의 연산 관계에 대해서 살펴보겠습니다. 우선 처리장치의 구성요소 중 하나인 내부 버스를 설명하자면 중앙처리장치 내에 있는 연산장치와 레지스터 사이의 정보 전송 경로를 내부 버스라고 하고, 중앙처리장치와 외부 장치 사이의 경로를 외부 버스라고 합니다. 여기서 내부 버스의 구조는 범용 레지스터 중앙처리장치 구조의 내부 버스와 단일누산기 중앙처리장치 구조의 내부 버스가 있습니다. 먼저 범용 레지스터 중앙처리장치 구조의 내부 버스는 중앙처리장치 내부 버스에 연결된 각 레지스터는 데이터를 주고받을 수 있습니다. 또한 레지스터에서 입력 버스를 통해서 연산장치로 데이터를 전송하고 연산의 결과는 출력 버스를 통해서 목적지 레지스터로 전송됩니다. 그에 반해 단일누산기 중앙처리장치 구조의 내부 버스는 입력 버스에 PC, MAR, MBR 등이 연결되어 있어서 주기억장치에서 읽어온 명령어나 데이터를 처리합니다. 또한 데이터를 처리할 때는 항상 누산기를 사용할 수 있도록 연산장치에 연결되어 있습니다. 이때 이항연산에서 한쪽 입력은 누산기의 내용이고, 단항연산의 경우에 한쪽 입력은 누산기입니다. 그리고 3개의 레지스터 간의 병렬 전송에 대해서 말씀드리자면 3개의 레지스터 전송에 필요한 경로는 6개입니다. 이때 레지스터가 n 비트라면 6n 개의 신호선이 필요합니다. 다음으로 공통 버스 시스템을 이용한 전송에 대해서 공통 버스를 사용하여 어느 한순간에 한 개의 레지스터만 전송할 수 있도록 제한을 두면 연결 통로의 수는 감소합니다. 다음으로 단일 버스에 연결된 레지스터 선택 회로를 설명하자면 단일 회선으로 된 버스를 통하여 4개의 레지스터가 공동으로 데이터를 전송합니다. 이때 4개의 레지스터를 선택하기 위해서는 2x4 디코더가 필요하게 됩니다. 또한 선택신호 X, Y가 D0에서 D3 출력 중에서 하나를 선택하여 연결된 레지스터를 활성화하면 버스에서 전해온 데이터를 수신할 수 있습니다. 다음으로 디멀티플렉서와 멀티플렉서를 이용한 레지스터 송수신 회로입니다. 단일 회선 버스로부터 여러 개의 레지스터 중에서 선택된 하나의 레지스터에 수신하도록 하기 위해서는 디멀티플렉서를 사용하면 간편하게 설계할 수 있습니다. 선택 신호 X, Y가 디멀티플렉서 회로의 출력 D0에서 D3 중에서 선택하여 1개의 레지스터를 선택합니다. 이렇게 버스에서 전송된 신호는 디멀티플렉서에서 선택한 레지스터에 전송됩니다. 반면 레지스터의 내용을 단일 버스로 송신할 때는 멀티플렉서를 이용하는 것이 더욱 편리합니다. 이러한 멀티플렉서는 여러 개의 레지스터 중에서 1개의 레지스터만 선택할 수 있습니다. 선택선 X와 Y에서 입력 레지스터 중에 1개를 선택할 수 있습니다. 이때 선택된 레지스터의 데이터가 버스로 출력됩니다. 다음으로 처리장의 구성요소 중 하나인 산술논리연산장치에 관해서 설명해 드리겠습니다. 산술논리연산장치는 덧셈, 뺄셈, 증가, 감소 등 산술 마이크로 연산과 AND, OR, NOT, XOR, 보수인 논리 마이크로 연산과 시프트 마이크로 연산 등을 수행하는 장치로 두 연산을 합쳐서 산술논리연산장치라고 합니다. 이때 산술연산은 산기와 시프트를 이용하여 수행하므로 산술논리연산장치는 가산기, 시프터, 논리연산 회로로 구성되고, 음수를 표시하는 보수기와 중앙처리장치의 상태를 나타내는 상태 레지스터로 구성할 수 있습니다. 이때 각 구성요소의 기능을 살펴보자면 먼저 산술연산장치는 사칙연산의 산술연산을 수행하며 전가산기를 이용한 병렬 가산기로 구성됩니다. 그리고 논리연산장치는 기본 및 응용 게이트를 이용한 논리연산을 수행합니다. 그리고 시프터는 비트들을 좌측 또는 우측 및 순환으로 이동시키는 기능이 있는 회로이며, 보수기는 음수를 표시하기 위해서 2진 데이터에 대해 2의 보수를 취합니다. 또한 상태 레지스터는 연산의 결과에 따라 비트가 세팅되어 플래그를 발생하는데 이때 상태 비트는 먼저 두 수의 가산과 감산에서 자리 올림이나 빌림이 발생하면 1로 세팅되는 C 비트와 연산 결과의 최상위 비트가 1이면 음수로 세팅되고, 0이면 양수로 세팅되는 S 비트가 있습니다. 그럴 뿐만 아니라 연산의 결과값이 0이면 1을 세팅하는 Z 비트와 두 수를 가산하여 오버플로우가 발생하면 1로 세팅되는 V 비트가 있습니다. 이때 오버플로우는 양수끼리 가산 시 음수가 발생하거나, 음수끼리 가산 시 양수가 발생하는 것을 말합니다. 이러한 제어장치의 구현 방법은 하드 와이어드 제어방식과 마이크로프로그램 제어방식이 존재합니다. 하드 와이어드 제어방식은 게이트와 플립플롭을 디코더 등을 이용하여 제어장치를 구현하고, 마이크로프로그램 제어방식은 제어장치 내의 기억장치에서 마이크로 명령어를 저장하여 마이크로 연산을 순차적으로 수행시킵니다. 이때 마이크로 명령어를 제어단어라고 합니다. 처리장치는 이러한 구성 요소들을 통해서 제어하고 연산하고 기억하는 명령을 수행하게 됩니다. 지금까지 처리장치의 개요와 구성요소에 관하여 알아봤습니다.